[問題] FPGA的Debug問題

[gn00446610 (Tsk)]

小弟最近在做外部硬體的控制，從單純的verilog的邏輯控制到functional simulation

這邊小弟都ok..但是到了timing simulation之後(會有delay產生)，

functional 跟 timing simulation最大的差別就是理想跟非理想環境的差別..

以上小弟都很清楚。

可是當小弟寫入了FPGA之後，整個硬體的狀況小弟又更無法掌握..

想請教一下各位先進，各位都怎麼debug上到FPGA上面的訊號????

signalTap嗎??

還有從單純的verilog到硬體上的控制，小弟該考慮到那些東西呢??

(小弟都有先看過datasheet...)

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推 beggerchou:Xilinx有ChipScope可以用 A牌不清楚
→ gn00446610:感謝b大，但是小弟是用A牌的QQ....A牌好像是signalTap
推 bxxl:自己要建立一些test mode跟test case
推 dasala:拉到pin角上看，design的時候把些關鍵訊號拉出來
→ gn00446610:bx大...你只的是testbench嘛??
→ gn00446610:das大...比如說??led嘛??還是..? 小弟不才>.<
→ chester102:簡單的狀態訊號用LED顯示，比較複雜的用SignalTap
→ chester102:如果有示波器或邏輯分析儀就可以直接拉到pin腳量
→ chester102:SignalTap蠻好用的，打開之後選訊號，重新compile
→ chester102:download到FPGA之後在SignalTap點run就可以了
推 Leadgen:在模擬時Timing放寬一點，邏輯對，實際上就不會差太多了。
→ gn00446610:感謝chester大...小弟大概知道了。
→ gn00446610:在此先感謝L大，小弟還有一問是關於simulation上的問題
→ gn00446610:大家都是用modelsim去跑，還是會用quartus2上面的???
→ gn00446610:functional or timing simulation，比較需要關心哪一
→ gn00446610:個?
→ gn00446610:我在想，functional似乎比較關心邏輯上的對錯
→ gn00446610:但是到了timing就會加上delay的問題...
→ gn00446610:這時小弟就納悶了...
→ palapalaqoo:using modelsim,functional對就差不多了..