[問題] verilog同樣的電路，確有不同的結果?

[gn00446610 (Tsk)]

小弟不才有一個小小疑問請想請教各位先進。
小弟作了一個小實驗，HDL大概長這樣:
output reg IQCLK;
always@(posedge EXTERNAL_CLK) begin
        if(DATA_READ_CLK) begin
                IQCLK <= 1;
        end
        else begin
                IQCLK <= 0;
        end
end

output reg IQWRT;
always@(posedge EXTERNAL_CLK) begin
        if(DATA_READ_CLK) begin
                IQWRT <= 1;
        end
        else begin
                IQWRT <= 0;
        end
end
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小弟的問題是，在作timing simulator的時候發現IQWRT上拉電位的時間點都比
IQCLK的速度還要在快一點??Why?????

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※ 編輯: gn00446610 (140.124.181.210), 07/05/2014 14:50:02
→ michael6172:wire delay cause this two difference result
→ gn00446610:m大..那有辦法去控制嘛?還是要作時續約束??
→ letitgo02:如果沒有要輸出用 sequential電路都是 clock based
→ letitgo02:不會有影響 其他運算 看你需求
→ letitgo02:沒有要輸出FPGA用
推 kuoll:你應該檢查netlist是不是用了不同的cell 如果沒有timing
→ kuoll:violation就不用在意這個時間差
→ gn00446610:那麼有沒有辦法讓IQCLK的時間點比IQWRT上拉的時間點快
→ gn00446610:一點或者同時發生???
→ lovepy:有甚麼特殊需求或原因一定要兩個同時發生嗎??
→ lovepy:因為如果是一般的同步的話　基本上只要保證下次邊緣觸發時
→ lovepy:所有的數值在那之前已經穩定的拉起來就可以正常運作了
推 kuoll:將IQWRT再接幾個delay cell就可以晚點上拉了
→ gn00446610:l大，小的是因為要符合datasheet上的時序要求
推 kuoll:那你的HDL不該這樣設計 應該分兩cycle拉訊號
→ gn00446610:有點不是很懂k大您的意思??或者舉例一下
推 kuoll:我晚點回信跟你解釋一下好了
推 illl:k大信可以順便寄給我嗎？感恩
推 cpyi:1ovepy正解 下一個clock之前對就好了 拉起來之後
→ cpyi:時間 沒有影響 考慮這個問題的兩種情況
→ cpyi:第一種 就是下一個clock setup time還沒算完
→ cpyi:第二種情況 就是太快算完 導致hold time不符合
→ cpyi:你的問題應該是第二個 解決方法就是加一些buffer(2 Not gates
→ lovepy:datasheet? 意思是你的輸出信號會去控制其他晶片嗎?
→ lovepy:比較標準的作法應該是在合成的時候設定output delay
→ lovepy:比較快速的做法是 你原FPGA用正緣觸發 晶片用負緣觸發
→ lovepy:不過這樣電路操作頻率因有些地方的延遲浪費而降低
→ gn00446610:我這段code是要輸出訊號控制其他chip的沒錯
→ gn00446610:而且最後得到的結果，似乎是要對合成下一些constrain