[問題] SOC Encounter Routing後模擬

[menglove (Meng)]

各位前輩好,

最近在用 SOC Encounter做後段, clock 週期設 10ns,

做完 Routing後, 檢查report timing的 setup time & hold time都是正的且 > 0.1 ns,

但是將netlist及sdf輸出後用 NCVerilog 模擬卻出現 setup time violation,

看了波型發現 D 確實比 CK 慢,

想請問各位前輩這個問題應該如何修正, 是要在優化時設高一點的 slack 或是有其他方法可以解決這個問題呢??

謝謝~~

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推 nnkerker:熟悉的ip..我想是STA algorithm 與nc模擬有落差 很多解法
→ nnkerker:.合超頻點，換icc、vcs 等等
推 arloha:rc factor 調整一下,讓不同tool間的correction一致
→ arloha:這樣的方法晶片area.power都會比較小,但需要一些時間去做
→ arloha:若時間不夠的話且晶片area不在乎,就用超修timing方法最快
→ arloha:另外,violation path不多也可以用path group的方式
→ arloha:針對那幾條path去修就好!
→ menglove:知道了  感謝兩位前輩的建議~~