作者elf326 (桂 ZURA)
看板Electronics
標題[問題] constant gm bias 模擬
時間Sun Jul 27 20:05:53 2014
想請問如何模擬出在無加入start-up時constant gm bias的零電流鎖定狀態呢?
目前設計好一個簡單的constant gm bias (Razavi書上範例)，使用一個step訊號代替VDD
(10ns的rise time)，在無加入start-up時，使用transient模擬觀察各分支電流，此時還
是有電流產生，而且超過約VDD/2時，電流與VDD變化呈線性成長至所要的設計值，理當應
該會鎖在零電流(k=4，R=6k ohms)，還是我的模擬方法錯了才沒辦法看出零電流鎖定狀態
?!
請教告位先進了，謝謝!!
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推 mos888tw:10ns的vdd rise time根本不合現實啊... 07/27 23:27
推 mos888tw:這種bias ckt有兩個回授，正負兩組loop 要推導loop gain 07/27 23:45
→ mos888tw:比較常做的就是啓動時給一個夠大的電流就好了= = (懶人法 07/27 23:46
→ mos888tw:發現沒解答到你的問題，抱歉，純粹閒聊路過@@ 07/27 23:47
推 pow:零電流跟有電流都是解 你要怎麼保證spice選到第一個解 07/29 09:43
推 owenroy:給initial condition吧 07/30 12:14
推 tung001:.ic 把PMOS Gate設在 VDDA , NMOS Gate設在0 08/05 16:21