作者FTICR (FT-ICR)
看板Electronics
標題[問題] IC Design house 給 FAB 的架構?
時間Sun Aug 24 16:56:05 2014
大家好，有個問題想請問一下
一般IC從設計到做出來的步驟大概是： (非此領域相關 有錯誤請更正)
用硬體描述語言 (Verilog或VHDL) 把想要的功能寫出來
↓
轉成 Register Transfer Level
↓
再轉成 Gate Level
↓
再轉成 Circuit (Transistors)
↓
Circuit Layout
↓
把 Layout 做成光罩 製作 Wafer
簡單來說就是越來越低階
(以上每一歩之間可能都有模擬)
想請問的是，Design House (像是 nVidia、Qualcomm) 給 FAB (像是TSMC)
大部分會是哪種層級的架構呢?
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 219.70.191.36
※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1408870568.A.497.html
推 BuBuChen: Layout (GDS2) 08/24 17:36
推 Baneling: gds吧 layout圖層的一種資料格式 08/24 19:59
了解 感謝提供關鍵字
※ 編輯: FTICR (219.70.191.36), 08/24/2014 21:25:15
推 jfsu: 給layout database (GDSII file format) 08/24 21:36
→ FTICR: 再請問一下 以現在IC的電路複雜度 這種檔案應該超級大?? 08/24 22:12
推 jfsu: 約數百Mb。 08/24 23:22
→ ptta: 壓縮以後都不止數百MB吧... 08/25 00:49
推 jamtu: RTL模擬會過就直接合成電路跟layout了 08/28 00:35
→ jamtu: EDA tool會幫你做 08/28 00:35