[問題] 關於正負緣觸發的問題

[yuxike (非人哉)]

正負緣觸發應避免同時使用
不然會有clook skew的問題

這"同時"的定義讓我疑惑

假設有一個clk1的clock
如果RTL code 中有兩個always
ex:
always@(posedge clk1)
always@(negedge clk1)
兩者裡面所觸發的電路不同

這樣算是同時嗎?
會這樣問是因為正負緣不會同時發生

我現在想讓FSM和Memory共用同一個clock(兩者都是正緣觸發)

我想在clock負緣的時候就先抓memory的輸出給邏輯電路先做運算
這樣下一個正緣來時就可以直接抓取運算結果
因為我不想要倍頻 不曉得可不可以應用正負緣來實現

謝謝大家

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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.71.32.55
※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1409628386.A.8FB.html
推 Baneling: 可以 但verilog要寫好 兩個always block的IO要寫好
→ Baneling: 在DC合成的時後可以check report
推 Leadgen: 長Tree的時候，delay可能不一樣(skew)，造成同時觸發。