[問題] 關於fpga基本的問題

[di7101483 (d)]

大家好

本魯最近再研究fpga，但身邊實在沒有人可以問

所以麻煩各位了

我想要在fpga產生一個2M的clock

經過努力google後似乎要寫一個除頻器

以下是google到的網頁

http://www.cnblogs.com/oomusou/archive/2008/07/31/verilog_clock_divider.html

假如PFGA的振盪器是50M，那就是除以25會等於2M


問題一、

程式有一段是這樣寫的

module divn    (
11   input  clk,
12   input  rst_n,
13   output o_clk
14 );

我知道clk就是接50M的振盪器

但是rst_n 要接什麼東西?


問題二、

16 parameter WIDTH = 3;
17 parameter N     = 6;

上面寫N為要除數(以我要的2M為例，N = 50M/2M = 25)

WIDRH為計數器的寬度，但是計數器的寬度要怎麼算(若以2M為例)

感謝各位~~



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※ 編輯: di7101483 (140.118.181.41), 11/06/2014 23:04:04
※ 編輯: di7101483 (140.118.181.41), 11/06/2014 23:06:12
※ 編輯: di7101483 (140.118.181.41), 11/06/2014 23:06:45
→ di7101483: 我還有一個問題 寫好的程式想要在電腦上驗證
→ di7101483: 是不是一定要有RS-232 因為 DE0-nano 沒有rs232的接頭
→ TripleC: rst_n不就是reset_n? @@
→ TripleC: 25 不就給 6-bit就好? 2^5?
→ di7101483: 請問reset的問號從哪裡來?(抱歉我真的沒學過
→ di7101483: 所以問題很蠢 = =
→ palapalaqoo: connect to vcc
→ palapalaqoo: wire reset_n=1;
推 pikachu2005: 數位電路需要reset，因為電路初始狀態是未知
推 b9002053: 接板子上的reset或按鈕
推 s940556: FPGA要產生clk請多利用pll，可以省下之後許多麻煩
不好意思，請問PLL搜尋的關鍵字是?  不會是鎖相回路吧
※ 編輯: di7101483 (140.118.181.41), 11/10/2014 15:32:23
→ di7101483: 好像還真的是鎖相回路
推 bxxl: PLL本身就是關鍵字
推 s940556: 是的，你使用FPGA所以我會建議你用pll。如果要asic你gene
→ s940556: rated clk要設定好。