→ kevin77884: 基本的邏設概念要有吧!? and/or/not/nor那些要知道 11/24 04:11
→ TripleC: 是應該要先知道自己在寫什麼 11/24 04:58
推 Baneling: 過來人的心得: 沒有邏設跟VLSI的概念，通常一開始寫的 11/24 05:25
→ Baneling: code完全都不知道在寫殺小... -.- 11/24 05:26
推 pbzw: 首先要知道自己是在設計電路 11/24 11:47
→ pbzw: 不然很容易會把他當作c寫 11/24 11:47
推 s940556: 同意樓上大大，用C去寫的人真的很多 11/24 13:25
→ hsnuyi: 當你看到2'b11時 你不會把它看成2'd3 而是兩個1時 你就ok~ 11/24 15:21
推 onlykals: 拜託不要當成程式語言寫 不要害apr.... T_T 11/24 18:38
我之前已經知道不能用C語言的方式下去寫 所以之後會特別注意這個地方!
不過邏輯設計的概念要有 這一點很重要嘛?
※ 編輯: bestchiao (140.116.113.37), 11/24/2014 22:36:39
→ Baneling: 你要知道你寫的code代表的是甚麼架構甚至電路 你如果不 11/24 22:38
→ Baneling: 會邏設對於硬體的觀念 那請問你你寫的東西是甚麼? 11/24 22:39
推 pbzw: verilog是你用來做邏輯設計的工具 11/25 00:45
推 zxvc: 要寫Verilog，個人建議還是要懂一些邏輯設計的東西。除非你 11/28 21:32
→ zxvc: 是乖寶寶，人家叫你該怎麼寫你就怎麼寫，不會試圖用創新的寫 11/28 21:34
→ zxvc: 法(有可能會導致無法合成)。 11/28 21:34
推 zxvc: 選擇保守/創新都有好有壞，自行取捨看看。 11/28 21:39
推 Keelungman: 邏輯設計是目的 verilog是方法 目的不先搞懂學啥方法? 11/29 09:58
推 zxvc: "(數位)邏輯設計"跟"設計邏輯"不太相同，後者才有"目的"的意 12/02 23:37
→ zxvc: 思。前者比如教如何用卡諾圖來化簡邏輯，這在數位IC設計中屬 12/02 23:39
→ zxvc: 於"邏輯層 (logic level)"的設計。但Verilog不是只能作邏輯 12/02 23:40
→ zxvc: 層(相當於gate-level)設計，往下能作transistor level設計， 12/02 23:41
→ zxvc: 往上能作register transfter level與behavioral level設計。 12/02 23:43
→ zxvc: 在高階的RT跟behavioral levels設計，我們通常不會去用卡諾 12/02 23:45
→ zxvc: 圖化簡，事實上logic synthesizer很聰明、會自動幫你化簡。 12/02 23:47
→ zxvc: 所以某些邏設課的東西，如卡諾圖，不懂一樣可以寫Verilog。 12/02 23:49
→ zxvc: 應該是有可能只學RT或Behavioral levels，不學logic level設 12/02 23:50
→ zxvc: 計，就能寫Verilog。只是這種作風滿大膽的，傳統的數位IC設 12/02 23:53
→ zxvc: 計流程，多是喜歡各種levels的設計都學過一遍較保險。 12/02 23:55
→ zxvc: 不單是數位IC設計有這種"抽象"層的分層，程式語言也有啊。 12/02 23:57
→ zxvc: 最底層是機器碼、再來組合語言、高階語言(C)。 12/03 00:02
→ zxvc: 有些人可能根本不會寫組語、更不會寫機器碼，但可能會寫C。 12/03 00:03
推 zxvc: 講了這麼多，原po如果沒興趣探究這些的是是非非，保守的作法 12/03 00:09
→ zxvc: 還是去學邏設吧。 12/03 00:09
推 storier: 邏設只要搞懂seq. logic跟comb. logic就可以結案 12/24 22:54
→ storier: 不要去摸那些複雜的加減法器，沒啥感覺 12/24 22:54