推 Baneling: 要看最後產生的clock速度多快，要是太高速建議你直接把 12/23 00:57
→ Baneling: 數位部分做在IC裡面 12/23 00:57
推 jds66: 要注意FPGA的pin抓輸入訊號有頻率限制,太快它抓不到的 12/23 10:04
→ jds66: loading部分去查查Altera的板子技術文件,應該會有 12/23 10:06
整個ADPLL大致分成Phase Detector , Digital Loop Filter ,
Digital Controlled Oscillator , Divider
目前是將後兩個下線 前兩個及一些演算法用FPGA來實現 大致如圖所示
-----> FPGA (PD & DLF) ------
| |
| |
----- CHIP (DCO & DIV) <-----
但介面部分不曉得該怎麼處理
個人認為FPGA給CHIP部分應該ESD有做好即可
但CHIP到FPGA部分是否就掛個FPGA輸入的loading即可?
另外有人知道這loading是多少嗎?
我用的是Altera DE2 70或115
東找西找都找不到 希望有人可幫忙解答 小弟願奉上微薄的1000P表達我的感謝
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.112.17.150
※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1419266062.A.3C3.html