[問題] verilog = 一問

[youyouyou (這就是人生阿)]

請問大德
always@(posedge clk)
begin

b=a;
c=b;

end

請問這樣是否就合出 D=a Q=c 的DFF呢

然後b就不見了

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推 hsujerry: (原創) 深入探討blocking與nonblocking (SOC) (Verilog)
→ hsujerry: ↑Google它
推 s940556: 推樓上+1
推 Leadgen: 這個是正緣觸發的DFF，這是把輸入的信號Delay 2T的作法。
→ Leadgen: 中間值b一直都在，而且這樣寫會合成兩個DFF。
推 hsujerry: @L 可原PO用的是 = (blocking assignment)
→ hsujerry: 而不是 <= (non-blocking assignment)
→ hsujerry: 是說我目前手邊也沒Tool，只能等原PO的實驗結果啦
推 storier: 這樣寫b會不見
→ storier: 不用特別去試了
→ youyouyou: @L 我的問題是 = 不是 <=