→ bcew: 有些概念還是要先知道，像是clock、verilog的blocking、 10/16 18:57
→ bcew: non-blocking，台灣大部份小design house還是不重視這個 10/16 19:00
→ Holysml: 台灣的前面一點house都不一定注重了... 10/16 21:48
→ iWRZ: verilog......(研究所考計組通通抱鴨蛋的人路過) 10/16 22:45
推 rodion: 只要提高PAY到跟designer同等級相信就不會那樣缺人了 10/17 00:58
推 wheattea: 職缺增加但Pay有跟著增加嗎? 10/22 09:53
推 s940556: clock domain cross 都不去注意常常看到的說 10/22 14:31