[討論]訊號品質討論usb vs roon ready player

[bt092001 (一條魚)]

想請教電腦或是NAS，
或是其他usb輸出的機器，
如果da完全相同，

跟一些串流方式比較包含roon ready player
,藍芽,DLNA,airplay或是一些廠商自行開發傳送封包的軟硬體等等。

不知道有無相關的量測文章討論
信號品質的問題，包含了TRX眼圖，雙工溝通的skew and jitter ，然後吐給DAC之前的FF
T不佳，導致analog 將這些失真轉出來變noise

想了解是否有類似文章或是量測？
或是請版上先進指教了



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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.71.26.142 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Audiophile/M.1568693018.A.332.html
推 Waldner: 沒有，這些東西現在都在 DA chip 裡面，量不到
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 12:07:49
→ Waldner: 檔案/串流大致上在到 DA chip 之前 bit-perfect 不是很難
小弟這邊覺得bit-perfect不難，
小弟覺得可能問題會在每筆資料並不可能完全對齊,RX就算retiming ，這些誤差在FFT上
面應該是可見的noise
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 12:14:22
推 Waldner: 除了一些廠商自己用FPGA/DSP開發升頻/數位濾波，DA外面
→ Waldner: 能夠測量的東西，很難確定影響的程度
→ Waldner: 數位電路基本上都依賴同步時鐘的，你說的不完全對齊, 就
→ Waldner: bit error了
→ Waldner: 因為 input 都有 latch, 所以一個程度內的不對齊，沒有直
→ Waldner: 接的影響到 bit-perfect
按這個原理應該RX retiming 的等級才是關鍵？我理解這樣對嗎，因為資料主要對就好
，送進decoder介面的jitter才是重點？
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 12:22:42
→ Waldner: 我現在談的局限於你提到的 usb/串流，現在這類的設備都
→ Waldner: 自備 master clock，不吃 source 的 clock
→ Waldner: 簡單點講，現在幾乎都是接收晶片 i2s 給 DA，系統中所有
→ Waldner: 晶片都吃一個獨立主時鐘，你在 i2s 上掛邏輯分析儀大概看
→ Waldner: 不到 bit error，這種情況下，量什麼有意義？
→ Waldner: 現在 async usb 還有 RX retiming?
→ Waldner: 網路串流來的資料裡面有 timing signal? 沒有吧
→ Waldner: 以前有 RX retiming 問題是因為 spdif 裡面有時鐘訊號
主要是TX有正確傳遞且，
接收端本地的jitter 效能夠強，餵給decoder 的資料應該就很漂亮，簡單說我這樣理解
對嗎？
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 12:29:01
推 Waldner: https://www.nxp.com/docs/en/user-guide/UM10204.pdf
→ Waldner: 不對
→ Waldner: async usb/串流 不依賴來源端的時鐘, 非同步的本質就是
→ Waldner: 來源端 jitter 非常巨大，秒等級是正常的, 接收端都必須
→ Waldner: 有 buffer 機制
推 Waldner: 差異都出在 implementation，單看資料流看不出什麼端倪
了解感謝先進指導
想再請問
如果接收端已經正確接收，但是解碼前不會有抖動？
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 12:39:48
→ Waldner: receiver DAchip 飛秒鐘都用相同元件，不同人做聲音不同
→ Waldner: 解碼前不會有抖動？會，當然會
→ Waldner: 你可以量 i2s 上的 clock jitter
→ Waldner: 或是有一些設計 DA chip 直接吃外部鐘
→ Waldner: 如果真要研究，應該是要研究你說的那些東西，到底對 DA
→ Waldner: 的時鐘源有多大影響，所有東西只要共地就會互相影響
主要技術文章感覺太少，想知道root cause 會在那裡，是chip 的那個電路造成失真，實
務上現狀瓶頸會在那個環節上
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 12:48:19
→ Waldner: 所有邏輯元件都是用類比電路實現的
資源有限可能也無法去生邏輯分析儀，或是有眼圖功能的示波器，更不用說開蓋下針
只能用現有的技術文章或是請教先進
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 12:51:10
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 12:51:59
按照先進的提示da自己的clock 應該才是root cause?
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 12:55:40
→ Waldner: 還是不對
→ Waldner: 你知道為什麼技術文章少嗎？因為如果沒有足夠背景知識的
→ Waldner: 人也看不懂，實際上(英文)技術文章一點都不少
推 Waldner: 就算台清交成電機系畢業，實作經驗不夠的也會說出非常外
→ Waldner: 行的直覺判斷
推 Waldner: 我如果簡單地跟你說，整個系統包含訊號線、地迴路一起構
→ Waldner: 成一個巨大的類比濾波器，能了解嗎？
推 Waldner: 有時候電路佈局也會有巨大的影響，這是一個系統層級電路
→ Waldner: 層級的 issue，不是PC那種看單一元件是否存在瓶頸的系統
了解了感謝指導
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 13:33:00
應該說是級對級本身就一堆isi sso和反射等問題，還有系統PSR等大問題，沒必要糾結ch
ip 上ps等級的skew
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 13:47:18
※ 編輯: bt092001 (111.71.26.142 臺灣), 09/17/2019 13:53:44
推 Waldner: 也對也不對啦，追求極致是什麼都要顧，工程的角度是先處
→ Waldner: 理影響最多的地方
→ Waldner: 難在變數很多，有時候很難判斷影響整體最大的點在哪裡
推 yohsiatai: 要找DA輸出的量測，國外有一些文章可以參考。大多數近
→ yohsiatai: 期產品很難從量測結果中看出是否會有聽感上的差別。
推 Waldner: 比方換OP好了，單看元件的特性圖，聲音會有差嗎？加上回
→ Waldner: 授20kHz內應該都是一條直線吧，聲音呢?差很大啊