→ flysonics : 我會建議你乖乖修完學分延畢一年吧 機械隔得有點遠 04/21 21:32
→ MT6797 : 碩班念到休學通常是興趣不在此或教授/實驗室風氣差 04/21 21:32
→ MT6797 : ，我覺得基礎不會是問題，頂多三年畢業，我碩班前也 04/21 21:33
→ MT6797 : 不會寫verilogXD 04/21 21:33
→ MT6797 : 機械轉來的話大一就少修邏輯設計和實驗而已吧？碩班 04/21 21:34
→ MT6797 : 考試科目只有三四科，我覺得可以同時準備啦。 04/21 21:35
推 lee457088 : 老朋友你加油 :D 04/21 21:37
推 dogalan : 延畢一年沒差很多 只要選你覺得穩的那個就好 04/21 22:52
推 shownlin : 不會寫verilog不是什麼大問題啊，老闆說你能畢業才 04/22 08:26
→ shownlin : 是真的 04/22 08:26
→ shownlin : 我還是建議1，能畢業就畢業了，2是迫不得已要重考卡 04/22 08:30
→ shownlin : 兵役或學分修不完的選擇 04/22 08:30
→ shownlin : 而且你去修相關的課，也不會手把手的教你寫verilog 04/22 08:33
→ shownlin : 還不是都作業丟下來叫你自己想辦法 04/22 08:33
推 tank123zzz : 你不會verilog考上交大也是被ic lab電慘啦 建議修完 04/22 12:24
→ tank123zzz : 再考上去還是比較好 04/22 12:24
→ MT6797 : iclab哪這麼可怕，騙人沒修過喔XD 04/22 15:33
→ MT6797 : verilog本身是學習門檻極低的語言，寫的好當然要練 04/22 15:34
→ MT6797 : ，但堪用能交出作業不難。 04/22 15:34
→ MT6797 : 寫個兩份example，syn幾次搞懂合成概念就能上了， 04/22 15:37
→ MT6797 : 剩下邊寫作業邊學，難度會循序漸進。 04/22 15:37
推 andy261 : 聽過來人經驗，趕緊畢業。大碩補習班 拚研究所 04/25 23:28
→ andy261 : 拚 四大研究所IC設計組、iclab 不重要.... 04/25 23:29
推 Domainlin403: 13樓ID XD 04/28 00:52