推 obov: LDO的BW要夠大才行喔 03/04 14:21
推 wxes60711: 最後一級沒掛C也沒回授 PSRR很差吧? 03/06 17:49
推 pow: search "elad regulator" for your reference 03/07 10:32
→ tjyee: 請問是lead regulator? 03/07 10:58
→ tjyee: 請問我要如何看此系統的穩定度，他似乎是一個轉導的op 03/07 10:59
大家好,小弟設計PLL的VCO如下圖,架構為一個OP,V+跟隨Vctrl
由電阻產生一個電流mirror三倍給ring cells,
由於這是個類似two-stage的架構,於是我在輸出有做補償,
請為各位此架構裡面的pole,zero是不是會影響整個PLL的model,
造成VCO的模型不再是KVCO/s?也就是說這個VCO架構如果pole位置弄不好,
是不是會影響PLL model導致不穩定呢?請問要把此狀況模擬進去PLL線性model?
謝謝!
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