→ hkrist: 有沒有人可以回答一下我的問題呢? 04/29 17:48
→ michael6172: 去看看波形搞不好真的有hold time violation,還有有C 04/29 19:45
→ michael6172: IC hotline可以問 04/29 19:45
推 hsujerry: 這真的只能問還在LAB的，離開後沒碰一記憶下就消失啦~ 04/29 21:28
小弟最近在做一個電路需要使用到memory
我是使用Artisan的memory compiler來產生出sram
之後我看合成後模擬是將memory compiler產生出的lib檔轉成db檔
再將這些db檔都寫在.synopsys_dc.setup中的link_library和target_library
然後將top module(包含我的數位電路以及數位電路與sram的連接,但不包含sram.v)
拿去跑合成,之後應該就照原本的流程,將netlist.v和sdf檔存出就可以跑gate-level才對
但是在跑gate-level模擬的時候會出現timing violation,主要是說違反sram的hold time
(我看到的教學是將db讀入後再去合成,就可以順利跑合成後的模擬)
請問是我有哪些步驟有疏忽了嗎?或是應該還要再加入其他步驟呢?
先謝謝各位的回答!
P.S.design compiler如果沒有吃dw_foundation.sldb會造成什麼影響嗎?
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