[問題] layout拉線一些問題(90nm)

[Goodgybank (學不會)]

想請問各位layout上的一些問題

最近跑postsim

發現有些數位訊號可能在clk trigger時(大概20Mhz)

可能會從1.2V掉到0.9V，雖然之後會再充回1.2V，但會需要一點時間

而這些數位訊號是一些運算邏輯後的結果

而運算的結果，其走線必須拉的很長到另外一端(可能總長會有1000~1500um)

想請問以下一些問題

1. 造成這種會掉電壓的原因，是否是因為拉線拉很長的關係? (RC問題)

2. 再來解決的方法只能在中間加上buffer這樣?

(一般大概多長一段拉線，會需要加buffer來推他呢?)

3. 如果把運算的那些logic gate，將size加大，是否會好一些?

4. 假設把拉線的寬度拉寬(用較上層的metal)， R下降，C上升，再把線之間的距離拉遠

這種作法好嗎?

以上一些問題，請教在layout方面比較有經驗的人能指點一下

謝謝!!

想再問一個問題

當我clk進來時，會先接上buffer，之後再輸出給內部電路使用

內部電路有電壓比較器(clock-based comparator-latch)

以及non-overlapping電路使用

而clk訊號也會有掉電壓的情況

請問也是因為走線走太長的關係嗎?






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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 122.116.226.46
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※ 編輯: Goodgybank (122.116.226.46), 05/03/2015 22:42:16
推 kameng: 有圖比較好判斷 但直覺不是走線 況且20MHz也不是多高頻
推 kameng: 可能是有cc interference? 因為你形容是1.2掉到0.9再升到1
→ kameng: .2
→ Goodgybank: 圖我抓了幾個訊號出來 http://imgur.com/dqxXAwx
→ Goodgybank: 上面2個是shift register出來的訊號
→ Goodgybank: 第3個是由這些訊號經過一些邏輯運算的結果
→ Goodgybank: 第4個是clk經過buffer後的clko
→ Goodgybank: clko有用在蠻多地方的
→ Goodgybank: 想問一下cc interference是指? 線與線之間寄生C問題?
推 yudofu: 我覺得是電源的問題
→ Goodgybank: 電源問題指的是我的vdd supply拉線嗎?
→ Goodgybank: 這部分我只有用metal1跟metal2，然後通通連起來這樣
→ kameng: cc就是兩點之間的 coupling cap.
→ kameng: 如果 debug的話建議你這樣做:1.看看長距離線的頭跟尾端訊
→ kameng: 號是否一樣 2. 只跑r+c(或只跑r) 看看結果有沒有不同 看你
→ kameng: 結果vdd或是gnd的r也是有可能
→ hsnuyi: 手動建clk tree? 這可是一門藝術呢...
推 hsujerry: 1.power network L*di/dt 2.combinational logic glitch
→ hsujerry: 3.sequential element contention 4.coupling noise
→ hsujerry: 猜測頗有可能是2、3
推 Leadgen: 有把電源加粗和看Power map嗎?
→ Goodgybank: 目前把layout位置稍微調整，也就是一些訊號拉線盡量
→ Goodgybank: 平均到各個點，還有就是global vdd gnd加粗(用到M7)
→ Goodgybank: 目前看起來掉電壓的情況大概從1.2V掉到1.14V左右
→ Goodgybank: 算是改善蠻多
→ Goodgybank: 另外h大提到的glitch或是contention感覺也有可能
→ Goodgybank: 因為我的shiftreg是用自己sizing的DFF兜的