推 rogerham: Bottom plate sampling 07/10 00:03
→ ff1268: 謝謝你的回答,可以在解釋的詳細一點嘛？或者有什麼資料可 07/10 11:46
→ ff1268: 以看嘛？謝謝你 07/10 11:46
推 fordayever: 你的問題是用top plate sampling造成的 07/10 15:21
→ fordayever: 用bottom不會有這問題 不然就提高vref電壓XD 07/10 15:22
→ ff1268: 謝謝各位的回復 那為什麼top plate sampling就會有這樣的 07/10 18:10
→ ff1268: 謝謝各位的回復 但是使用top plate sampling是否代表,像是 07/10 18:17
→ ff1268: "ISSCC 2010 A 10b 100MS/s 1.13mW SAR ADC with Binary-S 07/10 18:18
→ ff1268: caled Error Compensation" 07/10 18:18
→ ff1268: 這樣他是如何解決這樣的問題？ 07/10 18:19
推 owenroy: vref拉高 07/10 20:36
推 dinocyj: 小魯也正在看這篇 但是一直無法理解第三段中間的部分 07/10 20:49
→ dinocyj: the maximun error is v/2(v/2*1/2^1+v/4) 07/10 20:50
→ dinocyj: 一直想不透它的物理概念 我想應該是v/2成以某個值 07/10 20:50
→ dinocyj: 而非括號內和V有關的 07/10 20:51
→ dinocyj: 下面的the maximun sum of the remaining vlotage value 07/10 20:53
→ dinocyj: is v/4(v/8+v/16+...) 也是相同道理嗎? 07/10 20:54
→ dinocyj: 想藉此也請教各位高手們 謝謝:) 07/10 20:54
→ ff1268: 增加vref的方法我之前有試過了，但是算出來的vref是等於 07/10 22:54
→ ff1268: 0.588V，這個直應該很難用Bandgap電路做出來，才想問問看 07/10 22:56
→ ff1268: 有沒有其他招. 07/10 22:56
→ ff1268: 關於Bottom plate sampling可以在解釋的詳細一點嘛？ 07/21 12:24
→ ff1268: 或者有論文可以看嘛？實在是無法理解其中的奧妙，謝謝 07/21 12:25
推 fordayever: 最一開始的SAR都用bottom plate sampling 07/21 19:55
→ fordayever: 有一篇1975年附近的可以看 但我忘記名子... 07/21 19:55
→ fordayever: 主要原因是都用電容的下板取樣vin跟vref 07/21 19:57
→ fordayever: 所以電壓都會縮小 07/21 19:58
→ ff1268: 謝謝你的回答，讓我又有了新的方向了，那bottom plate sam 07/21 23:13
→ ff1268: pling是有什麼缺點嗎？為什麼之後會改成top plate samplin 07/21 23:13
→ ff1268: g?是因為之前用bottom plate sampling會讓電壓變小所以取 07/21 23:13
→ ff1268: 樣不準？但到了校正電路反而變優點？ 07/21 23:13
推 fordayever: 沒喔 下板取樣精準度很高 只是現在中高解析度用上板 07/26 22:40
→ fordayever: 取樣就能達到規格了 缺點大概是控制訊號比較麻煩 07/26 22:41
→ fordayever: google下它的原理 在跟上板比較下大概就了解了 07/26 22:42