[問題] SAR ADC with DEC 如何產生DATA_VALID

[dinocyj (棄子)]

各位前輩大家好:)

小魯最近在研究SAR ADC
並且加入Digital Error Correction(DEC)
((參考ISSCC2010
((A 10b 100MS/s 1.13mW SAR ADC with binary-scaled error compensation

在ADC core 後端直接 接到DEC

因此DEC 的加法器會先運算一段時間才有正確值輸出

想問各位前輩 如何在DEC後方產出DATA_VALID 訊號給邏輯分析儀

小魯目前想到到的方法是 在ADC core 後方 接上 DFF陣列1

等ADC 13筆都完成時會有CLK10
((內有3筆redundancy c3c c6c c9c

CLK10在加上delay1 去啟動DFF陣列1 之後給DEC運算

DEC後方一樣接DFF陣列2

在delay1後面再接delay2 再去DFF陣列2


在delay2後面再接delay3當作DATA_VALID

不知道這樣的可行性可嘛？

小魯主要困惑在 這樣timing的正確性

還是前輩們 有更好的方法？

謝謝各位的閱讀

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推 owenroy: 只要確保dec有足夠時間加完再用dff敲過
→ owenroy: 把敲dff的clock反向當作輸出clock
→ owenroy: 如此可以確保輸出clock剛好是在data transition中間
→ dinocyj: 謝謝您 但是小弟對於delay的使用感覺很不安全 不知道還有
→ dinocyj: 沒有更好的辦法想請教各位
推 owenroy: 直接把input clock edge拿來用