[問題] 同clock period,同clock source,卻不同步

[ccoococo (...)]

小弟在看ㄧ些clock規劃的文章

看到有人會讓兩個不同module設自己的clock

即使這clock是從同一PLL產生 且period一樣(沒除頻之類)

兩module間的溝通也被視為asynchronize

想請問這種做法的用意是什麼

謝謝


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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.136.109.180
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1443351021.A.7A8.html
推 Baneling: clock tree的問題
請問意思是在長clock tree時, 兩module各自balance內部clock

會比兩個module一起長還更省嗎?
※ 編輯: ccoococo (220.136.109.180), 09/27/2015 19:53:36
推 Baneling: 是的 這是一種用法 把同步系統硬是刻成不同步 也有可能
→ Baneling: 是單一module太大 兩個module的APR是分開做 最後在整
不同步的話兩module溝通變成還要特地處理

想問的就是這做法優點究竟有哪些QQ...

※ 編輯: ccoococo (220.136.109.180), 09/27/2015 21:50:49
推 Baneling: 等你做到夠大的design 長clock長到崩潰的時候才會了解..
→ walelile: design太大，無法保證clock tree會長成怎樣
→ walelile: 先弄成非同步，後面有問題比較容易修
→ walelile: 如果你要賭他依定會同步，出事情就...
非常感謝各位~已經了解了~

謝謝
※ 編輯: ccoococo (220.136.109.180), 09/28/2015 01:08:23
推 maydayjing: 謝謝 增長見聞
推 dasala: 受益