[問題] Verilog 用 data edge 作為訊號輸入

[FTICR (FT-ICR)]

各位板友好

想問一個基本的問題

一般verilog 常見的寫法可能是這樣

//sequentail part
always@(posedge clock) begin
   if (rst) begin  //synchronous reset
        state <= state_1;
     ...
   end
   else begin
        state <= next_state;
        ...
   end
end

//combinational part
always@(*) begin
    case(state)
                state_1: begin
                        if (a==1) begin
                                next_state = state_2;
                        end
                end
                …
        endcase
end


但如果如果想用一個訊號的 edge 來進到下個 state (asynchronous) 不知道怎麼作比較好


以下寫法我知道不太合理

//sequentail part
always@(posedge clock) begin
   if (rst) begin
        state <= state_1;
     ...
   end
   else begin
        state <= next_state;
        ...
   end
end


//combinational part
always@(*) begin
    case(state)
                state_1: begin
                        if (posedge a) begin
                                next_state = state_2;
                        end
                end
                …
        endcase
end



請問各位前輩，正確的可以實現上面這個功能寫法應該怎麼作?


謝謝！


--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.112.77.56
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1451751928.A.BE0.html
推 kyo547896321: 照你這寫法，還是得等clk才能換state吧?
這個寫法連 ncVerilog 都不過 (更不用說合成了)
→ kyo547896321: 如果是要和這block本身的clk不同步的話，那把你的a
→ kyo547896321: 當作另一個DFF的clk來寫，a的edge一來就能換state
確實覺得可能需要灌進去 clock，但 Verilog 有辦法合成出這樣的電路嗎?
→ kyo547896321: 不知道有沒有誤會你想問的問題就是了
推 kyo547896321: 畢竟你的code和你描述的作法不是同一件事情
→ kyo547896321: 1.用posedge a改next_state 2.用posedge a改state
→ kyo547896321: 你的code是1但你的描述看起來像2
1的功能應該是 synchronous (在state_1時，如果a==1，posedge clock時會到state_2)
→ kyo547896321: 要不要先說一下你的"進到下一個state"
→ kyo547896321: 是改變state還是next_state
→ kyo547896321: 如果是改state，那將a當作另一個DFF的clk是可行的
→ kyo547896321: 畢竟不同block本來就可能用到不同的clk
→ kyo547896321: 只是你得考慮multiple clk domain面臨的麻煩就是
當然是改變 state，只是先在 conbinational part 輸出到DFF的D，在sequentail part
posedge clock 時存進去(D → Q)
→ Baneling: 建議你先有能力把基本能合成的code直接變成電路的能力
→ Baneling: 再來想這些... 不過通常你弄懂電路的概念之後, 大概就知
→ Baneling: 到你現在亂寫code的"點"在哪了
我想把 Verilog code 畫成電路這我作的到

想了一段時間，不知道 sequentail part 這樣寫是不是一個方法?
//sequentail part
always@(posedge clock or posedge a) begin
   if (rst) begin  //synchronous reset
        state <= state_1;
     ...
   end
   else if (a && state==state_1) begin
        state <= state_2;
   end
   else begin
        state <= next_state;
        ...
   end
end
※ 編輯: FTICR (219.70.169.149), 01/03/2016 16:07:20
推 ptta: 就是把一個 之 comb signal當成 clock,可以合成，十年前就看
→ ptta: 過了
推 Leadgen: Comb signal當clock，不怕有glitch嗎?
推 obov: 理論上可以  實務上非常不建議
推 Battie: a要glitch free,然後再delay,造出個pulse,才能sample自己
→ Battie: state要gray code過,而且會常常sample到不是當下的state
→ Battie: 不如全部改成同步設計