[問題] 數位放大器verilog問題

[syuan08 (syuan)]

想請教各位大大
小弟目前在做純數位頻率相關的研究
遇到一個問題，就是我設計的架構中有一個bug
就是需要較大的Vpp才會work，所以有些頻率產生器可以使用但有些卻不行!
目前是想在用一個放大器將輸入頻率的振幅加大
但是以verilog撰寫的純數位放大器，有人可以提供程式或想法嗎?
還是有沒有其他方法可以改善的~

有人說用濾波器...但是我的問題不再於信號不乾淨啊!!
濾波器可行嗎?

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推 xanter: 這不是應該類比在做的？
→ mmonkeyboyy: 加driver buffer etc. 不是用寫code的
→ twolight: 在於