作者kinkipikachu (不想抬頭看星星)
看板Electronics
標題[請益] 請問全華黃英叡老師翻譯 verilog
時間Sun Apr 3 12:21:52 2016
各位大大好：
小弟在念黃老師這本翻譯書時，
再念到chap 4，input不可以為reg，
但在p4-9頁，input卻又可以為 reg？
p4-10、p4-11，input都可以為 reg ？
我在這邊就被搞迷糊了，請問各位大大，是不是我誤解了什麼？
感謝各位大大
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→ z9886607: module_out的output是接到module_in的input 04/03 16:57
→ z9886607: 對module_out而言 output可以是wire/reg 04/03 16:58
→ z9886607: 但是對module_in而言 input只能是wire 04/03 16:58
→ z9886607: 這邊的wire/reg是針對自己所屬的module來看的 04/03 16:59
→ kinkipikachu: 感謝Z大，好像有那麼一點了解~ 04/04 16:11