推 hsujerry: verdi? 06/23 21:23
→ wait: .v hdl? gate level? 06/23 21:44
→ iwillfight: .vg (verilog gate-level netlist for P&R) 06/23 21:59
推 FTICR: gate level 的話,直接合成 DC就有電路圖了 06/23 22:01
→ iwillfight: 請問用那套軟體去DC? thanks 06/23 22:19
推 StrKO: DC就是一套軟體...我只有在CIC的工作站使用過 06/23 23:00
推 wait: 都已經gate-lv netlist,直接用verdi or import進composer看 06/24 07:01
推 tkhan: 多念點書,多上點課就知道了.. 06/24 10:07
→ tkhan: 像個小學生在問相對論.. 06/24 10:07
→ tkhan: 忘了說,電腦先灌一下google.. 06/24 10:09