[請益] 數位電路動態耗電versus製程微縮

[qqq04737084 (qqq332)]

大家好,

如果僅考慮數位電路的動態耗電就好

已知數位電路的動態耗電為P=0.5*f*C*V^2;

那麼如果製程微縮了，比如從90nm -> 65 nm。

那麼數位電路的動態耗電可以打幾折? 前提是假設操作電壓V一樣好了，

僅考慮製成微縮對Standard cell內的寄生電容變小的效應。

那麼動態耗電是否會是乘上65/90這個scaling factor。

簡而言之，我想問的應該是製程微縮對寄生電容產生的影響?

不知道這樣估計是否有意義，還是各位有什麼想法?

謝謝各位。



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推 Baneling: 這樣估計是有意義，但C計算很複雜... 新製程走線的coup
→ Baneling: le值不見得變小
推 cpyi: 超有意義 vlsi的書都會整理一個表 說明製程微縮的各項參數
→ cpyi: 變化
推 mmonkeyboyy: 愈小愈沒有意義 還不如去看VDD 快一點
→ qqq04737084: 各位大大有點誤解我的意思了。 如果我只想估動態耗電
→ qqq04737084: 隨製程的微縮比例，我應該怎麼估？是否有一套通則？
推 Baneling: 那我這樣問好了，你手邊有那些資料？製程檔？designkit
→ Baneling: ? stdcell的資料文件？有資料就會有有資料的估法，沒資
→ Baneling: 料就只能用沒資料的估法，不過後者結果可能意義不大
推 mmonkeyboyy: 看電壓啊