[問題] 供應電源雜訊對LDO power mos的影響

[nick236 (阿嘎)]

以PMOS作為Mp的話

source端的VDD雜訊對輸出增益是gmRo
gate端雜訊對輸出增益則是-gmRo
兩者可以相抵銷

但是以NMOS作為Mp

以gate端雜訊為輸入來看就是source follower

但是以這時位於drain端的VDD雜訊為輸入呢? 他有gain嗎?

因為我們在layout中的Source端Drain端是沒有差異的

所以我很好奇這時候是否要看成common gate組態

但是若看成common gate就不是在飽和區工作了 所以應該沒有gain吧

我這樣想是對的嗎-->以NMOS作為power mos是看不到Drain端VDD雜訊的(先不管前面OP)



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→ cpyi: 不會抵銷喔 兩個uncorrelated noise power要相加 也不是CG
→ cpyi: 組態 DS對稱是元件結構對稱 加上偏壓了就不對稱了
→ nick236: 了解 抵銷的部分是假設他們PHASE和震幅一樣 也就是VGS完
→ nick236: 沒有隨著RIPPLE改變 應該多少有點抵銷作用吧
推 kameng: NMOS regulator來說 D對S的影響力是0(不考慮ro跟Cdg/Cds)
→ kameng: 但因為LDO是迴授 要分析的話其實要考慮頻率響應