→ cpyi: 你給的參考資料是用saturation 事實上設計是都可能 只是要 09/10 01:38
→ cpyi: 正確的評估回路在兩種狀態的補償跟響應 09/10 01:38
感謝指點迷津! 想到有些LDO的Vdrop是0.5V，有些可以到0.15V，
在工作點上的差別，前者應該是在飽和區，後者就不是。
看整個LDO的設計，早期paper都做在飽和區，比較新的可能就能夠做在線性區，
要pass transistor能工作在線性區，也要看回授網路回去的值，
EA能不能正確工作(輸入共模範圍/暫態響應等等)。
所以才會有乍看不同的定義。
謝謝開釋QQ
※ 編輯: Ferri (218.161.35.225), 09/10/2016 09:19:26
推 tony9211: 我個人是覺得 操作在 Linear/Sat/Sub-th 都有可以 09/10 15:16
→ tony9211: LDO 有時候抽1mA 有時候抽 500mA 輕重載的時候 09/10 15:17
→ tony9211: 那顆PMOS的操作區間 三種都可能 確認都可以穩定就好惹 09/10 15:18
→ tony9211: Vdrop out 我的習慣是測EA 已經拉不住了(driving不夠) 09/10 15:19
→ tony9211: 的時候的 VDS大小約多少 這樣 09/10 15:20
謝謝您的回應! 也就是說其實操作在哪區不重要，
重要的是掛輕重載後輸出電壓的overshoot在能控制的範圍內，
加上迴路補償後的穩定度足夠(Capless LDO)的情況下，
最低限度的pass transistor的Vds即為Vdrop這樣吧！
推 guaroro: 想問 Iload(max)應該會是在linear region？因為在sat下 09/12 23:48
→ guaroro: 電流幾乎固定@@ 我這樣想有哪邊錯的嗎 09/12 23:49
我當初卡住的點跟你想的類似，就是電晶體的飽和區電流大小>線性區電流大小，
但Vdrop的定義是LDO正常操作下的最小Vds，此時pass transistor上電流為ILoad(max)
(最小Vds配上最大電流? 由電晶體DC的ID_VDS做圖來看，好像怪怪的)
另外當初在算loop情況的前提是電晶體操作在CS為反相放大，
如果變成操作在線性區的話，穩定度/暫態響應會不會出現問題呢？
(穩定度應該是不會，少了反相的180度，電路更不容易達震盪條件)
然後在一篇Edgar大大的LDO文件中附了下圖
http://i.imgur.com/YXtPaxj.jpg
當Vin增加時(source端)Vout會減少(drain端)
覺得想不透
後來覺得是我沒有仔細去想EA的輸出端，
也就是transistor的gate電壓，是會隨著回授控制一直變動的。
所以回到原先的點，那pass transistor在Vdrop出現時，是在什麼區呢？
我認為是在線性區或是弱反轉區。
那我原先的疑問是，線性區電流為何會對應到ILoad(max)？
自己想的可能的原因是
這是穩態的資料，也就是電路在經過暫態的波動後
(電路會暫態時會操作在飽和區，
此時pass transistor上的電流會大於那個ILoad(max))
而在電路平衡後，此時才會出現我們所要定義的Vdrop/ILoad(max)
不過我剛剛上廁所時又想到，那如果我是一個白木，
在輸出端用電流鏡餵一個超過ILoad(max)的值，此時電路會？
變成因為loop gain太高而振盪嗎？
不行惹想睡覺了Orz
※ 編輯: Ferri (42.73.126.176), 09/14/2016 01:42:51