[問題] pipeline bubble 如何清除

[syuan08 (syuan)]

小弟有個問題
想請問各為大大~
最近在學verilog有些pipeline的問題
假如我有5級的pipeline的電路
那我資料再傳遞的時候，如果發生有bubble的現象，請問該怎麼排除此狀況?

基本I/O port

input [9:0] d_in;
input clk,rst;
input bubb;//為1做為bubble的清除信號
output [9:0] d_out;
output rst_out;
output bubb_out;

always@ (posedge clk or negedge rst)begin
if (!rst)
    .
    .
    .
else
   if (bubb == 1)
      ?
      ?
      ?
   else
      ?
      ?
      ?
end


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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 123.195.6.136
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1476522731.A.9D4.html
※ 編輯: syuan08 (123.195.6.136), 10/15/2016 17:13:17
→ amistad: 還以為我記錯，硬體設計沒有 bubble，只有 glitch 跟
→ amistad: hazard。bubble 是比較偏computer architecture 的東西
→ amistad: 如果是要用 CA 的角度來解，google bubble有找到一個網址
→ amistad: 提供給你參考
→ amistad: http://ccckmit.github.io/co/htm/pipeline.html
就是hazard的概念，資料是有找不過就是有點不了解!
不知道該怎麼寫!!
※ 編輯: syuan08 (123.195.6.136), 10/15/2016 19:16:56
→ amistad: 就我所知，ㄧ般rtl 不會去解 hazard 的問題，視同
→ amistad: timing violation。除非你是要模擬mix mode 電路。
→ amistad: 那就要看電路模型，不過也不是rtl 可以解的。
→ amistad: 就rtl 的觀點，不容許timing violation，不然就是CPU
→ amistad: 偵測到 bubble ，再下rst 訊號，重新排程。不過問題也可
→ amistad: 能重複發生 >> 因為是類比特性造成的。
推 mmonkeyboyy: 你這個問題有點深  這關係到很多層  但主要是設計
→ mmonkeyboyy: 就是資有沖突時怎辦  存起來放一邊  系統停住
→ mmonkeyboyy: 這個你想了解  GEM5是你的好朋友
→ mmonkeyboyy: 就是不要解 你的問題是為什麼你要解才是?理由是
→ mmonkeyboyy: 不要一下就跳下去解  先想想要解的理由