[問題] Verilog 2維陣列龐大到合成不出來

[god80306 (god80306)]

各位先進好，小弟碰FPGA和verilog才半年

最近要收一個image sensor的資料，

一個pixel有10bit，共有752*480個點的資料

以16*16的大小去模擬我的想法確實可以成功

但在做752*480的時候Quartus II合成兩小時還做不完...

有沒有前輩有關於這部分的經驗呢？

我是reg [9:0] Data [751:0] [479:0]

並做兩個counter一個數x座標一個數y座標

在sensor打clock過來時我latch資料到當下的 Data［x_counter］［y_counter］

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※ 編輯: god80306 (223.136.186.54), 11/19/2016 13:40:22
推 Baneling: 應該要用memory吧？
推 Baneling: 應該要用memory吧？
推 shengyeh: 算一下就知道gate count夠不夠了吧
推 shengyeh: 如果不用sram 硬要用reg file的話
推 tzuwae: 合成兩小時是不是Quartus II當掉啊XD
→ amistad: 初步算一下fpga 內部 sram 夠不夠，不夠就用外部記憶體。
→ amistad: 初步算一下fpga 內部 sram 夠不夠，不夠就用外部記憶體。
→ amistad: 語法上可能不能用behavior 寫法，要改用 fpga 特用元件呼
→ amistad: 叫方式
感謝各位前輩，後天到公司研究一下RAM怎麼存取再試試看
※ 編輯: god80306 (123.193.79.211), 11/19/2016 23:36:24
※ 編輯: god80306 (123.193.79.211), 11/19/2016 23:38:24
→ furio: Quartus->tool->IPCatalog 可以叫出IPCatalog視窗
→ furio: 再從視窗BasicFunction->OnChipMemory就可以叫出RAM功能
→ furio: 不過像這種廠商自訂功能就無法考慮可移植性了
推 mmonkeyboyy: 沒有人這種大MATRIX用合的啦 這合下去上頭不瘋了才怪
→ mmonkeyboyy: SENSOR打過來時是放一個BUFFER轉到BRAM上去
→ mmonkeyboyy: 你做一個ADDRESS DECODER
→ mmonkeyboyy: 這種東西不用考慮可移植性 因為大家都知道要叫BRAM
→ mmonkeyboyy: 這個SIZE不叫RAM 你買ultra系列都放不下去
→ mmonkeyboyy: 這跟你碰VERILOG FPGA多久沒有關係這跟你有沒有好好
→ mmonkeyboyy: 看使用手冊了解FPGA有關ALTERA 有本DUMMY FPGA去載來
→ mmonkeyboyy: 看看 會幫助你更快了解使用FPGA
推 furio: m大是好人不想讓原PO吃苦頭,那就看ug_vip.pdf這檔案
→ furio: 這是altera推薦的影像處理架構
推 hsucheng: FPGA可以合成二維陣列?
→ hsucheng: 要用[18:0]
推 luckyBF: 應該是FPGA 新手，整體概念還不熟的問題
→ luckyBF: 我也好想回去玩FPGA.....進到廢渣系統廠就回不去了
→ ahoyhoy: 這麼大一顆要掛block ram吧