→ r901042004: 一開始練習的話建議先對每個component寫一個TB來確定 11/20 15:47
→ r901042004: 運作是否正常，Regfile除了沒有reset其他沒什麼問題 11/20 15:47
→ gameqgameq: 感謝前輩的回答，問題已經解決了 11/21 12:43
各位前輩們，您好：
最近小弟最近剛學習verilog 寫了一個single cycle machine
但是從第二個clock cycle開始 Registers.RSdata_o 之波形變發生異常
若是各位前輩們有空有閒的話，方便指出小弟的錯誤嗎？
感謝各位
波形圖：
http://i.imgur.com/RMEeK9c.jpg
專案位址：
https://mega.nz/#!pRNTQZSZ!wCtsbItsui7r3uxFgobZw72rUIoRuBTI4eIPKg_0bo8
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