[問題] 請教verilog pulse產生個數問題

[bradjean2014 (bradwu)]

找不到專門的版所以發在這裡詢問高手

以下是我的code:

module rising_pwm_10bit(clk,rst_n,iduty,opwm);
input clk,rst_n;
input [9:0]iduty;
output reg opwm;

reg [9:0]count;
reg [9:0]duty;

always@(negedge rst_n or posedge clk)
begin
        if (!rst_n)
                count = 0;
        else
        begin
           count = count + 1;
                if (count == 0)
                   duty = iduty;
        end
end

always@(posedge clk)
begin
      if(duty==0)
                   opwm = 0;
                else if(duty >= count)
                        opwm = 1 ;
                else
                        opwm = 0;
end
endmodule

想請問一下如果想要只產生指定個數個pulse(例如:100個)要如何做呢
新手多多包含謝謝~

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推 hsucheng: 再另外用reg，正緣用opwm
→ bradjean2014: 謝謝你 我用出來了感恩