[問題] hspice jkff bcd counter

[corydoras09 (一劍籙魂)]

用spice寫出jkflipflop
再依據以下電路
做出bcd counter
http://i.imgur.com/wPog8j0.jpg
jk ff電路
因為不用preset所以拔掉
http://i.imgur.com/z2fStpV.jpg
但是卻出現奇怪的波形
http://i.imgur.com/8fBxCSa.jpg
jkff子電路
.subckt  jkff  j  k  ck q clr

Mp11   n1  qb  vdd  vdd  P_18  W=0.36u  L=0.18u
Mp12   n1   j  vdd  vdd  P_18  W=0.36u  L=0.18u
Mp13   n1  ck  vdd  vdd  P_18  W=0.36u  L=0.18u
Mn11   n1  qb  d11    0  N_18  W=0.54u  L=0.18u
Mn12  d11   j  d12    0  N_18  W=0.54u  L=0.18u
Mn13  d12  ck    0    0  N_18  W=0.54u  L=0.18u

Mp21  n2  ck  vdd  vdd  P_18  W=0.36u  L=0.18u
Mp22  n2   k  vdd  vdd  P_18  W=0.36u  L=0.18u
Mp23  n2   q  vdd  vdd  P_18  W=0.36u  L=0.18u
Mn21  n2  ck  d21    0  N_18  W=0.54u  L=0.18u
Mn22  d21  k  d22    0  N_18  W=0.54u  L=0.18u
Mn23  d22  q    0    0  N_18  W=0.54u  L=0.18u

Mp31    q  n1  vdd  vdd  P_18  W=0.36u  L=0.18u
Mp32    q  qb  vdd  vdd  P_18  W=0.36u  L=0.18u
Mn31    q  n1  d31    0  N_18  W=0.54u  L=0.18u
Mn32  d31  qb    0    0  N_18  W=0.54u  L=0.18u

Mp41   qb    q  vdd  vdd  P_18  W=0.36u  L=0.18u
Mp42   qb   n2  vdd  vdd  P_18  W=0.36u  L=0.18u
Mp43   qb  clr  vdd  vdd  P_18  W=0.36u  L=0.18u
Mn41   qb    q  d41    0  N_18  W=0.54u  L=0.18u
Mn42  d41   n2  d42    0  N_18  W=0.54u  L=0.18u
Mn43  d42  clr    0    0  N_18  W=0.54u  L=0.18u

.ends

.subckt nand a b op
Mp31    op  a  vdd  vdd  P_18  W=0.36u  L=0.18u
Mp32    op  b  vdd  vdd  P_18  W=0.36u  L=0.18u

Mn31    op   a  d31   0  N_18  W=0.36u  L=0.18u
Mn32   d31   b   0    0  N_18  W=0.36u  L=0.18u
.ends
*************************************
conter0120
.prot
.lib 'cic018.l' tt
.unprot
.option post=2
.global vdd

.include 'sub_jkff.sp'

vdd vdd 0 dc 1.8
vclk clk 0 PULSE ( 0 1.8 5ns 1ps 1ps 10ns 20ns )
*vj j 0 PULSE ( 1.8   0 5ns 1ps 1ps 15ns 30ns )
*vk k 0 PULSE ( 1.8   0 5ns 1ps 1ps 30ns 60ns )
  *  j k  clk q   clr
xjk1 vdd vdd  clk  q1  clr jkff
xjk2 vdd vdd   q1  q2  clr jkff
xjk3 vdd vdd   q2  q3  clr jkff
xjk4 vdd vdd   q3  q4  clr jkff

xnand q2 q4 clr nand



.tran 10n 500n
.end
*************************************


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→ relax321: 你有沒有先跑跑看你的子電路，確定可以WORK?
→ r901042004: 試試看trans的精度(10ns)大一點
→ r901042004: >=CLK的period(20ns)
試過很多參數都不行
後來是用另一個架構的JK FLIPFLOP輸出才OK
※ 編輯: corydoras09 (140.129.50.180), 01/20/2017 18:45:18
→ hsucheng: 有人clr這樣給的ㄇ...
推 hsucheng: 喔喔看錯，這很像不同clock domain的問題
→ hsucheng: 漣波計數器的缺點吧
推 gn7623233: 我也跟你有一樣的問題過.也是換了jk的架構才ok
推 chi731022: racing?