[問題] Pipeline 的問題

[asikpnr (奶油手阿希克)]

各位前輩好

小弟有個電路timing不好

http://imgur.com/Jm5vZHa

主要是comb. 的電路path較長

想切pipeline來改善timing (紅虛線)

但我只知道單向的怎麼切

像圖片中有紅實線的路徑

我想不出辦法可以解掉

不曉得該朝哪個方向去思考呢? 感謝各位了


說明:

最左邊的DFF 每個cycle都有可能變換值

我想根據整條path算完的結果

決定下一個輸入來源

所以才會有紅實線的路徑

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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.14.160.180
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1487597660.A.658.html
→ wait: 1.先不改電路,rpt_wst_path跟PT rpt_bottleneck cell加大!?
要硬合也是合的出來 只是電路頗肥大 如果目前架構不適合切 可能就要重改架構了
※ 編輯: asikpnr (101.14.160.180), 02/21/2017 09:38:16
→ wait: 不是重合，只是ECO修timig，換wst_path中cell drive 能力
→ wait: 不行才切pipeline，因為會delay 2 cycle才是想要得值...
→ wait: 搞不好違反spec.了
推 deathcustom: 有迴授的東西不是這樣隨便切的吧？架構會整個跑掉
推 furio: Branch predict+comb切pipeline 再把回授拉到comb(s)後面
→ furio: 不過工程跟閘數比較麻煩
推 deathcustom: predict這件是就是最大的問題XDDD
→ furio: 原PO也沒說回授複雜度,就不負責的出主意：)
推 deathcustom: 他想這樣應該是想要省面積，那有一種不用predict的
→ deathcustom: 架構，就是把組合電路的部分拆成f1(IN)->f2(IN)
→ deathcustom: 然後f1的部分作平行運算，f2的部分才用選的