→ jack14002: 通常假錯表有寫就沒事 除非你看錯適用條件 04/16 00:29
推 will20816: 這錯誤是在哪一個部分呢？ 04/16 04:20
→ will20816: 如果是在大片金屬上 就把via相隔的間距拉開一些 04/16 04:21
→ will20816: 如果是小片金屬 建議自己用相對應的金屬層 在包一次 04/16 04:22
→ will20816: 沒有看到點開的說明 只能隔空抓藥 04/16 04:23
各位好
我是T18教育性晶片梯次的下線菸酒生
因為是第一次下線
所以有些DRC的問題不知道該怎麼辦
跑完DRC之後
把錯誤都解掉只剩下DRC的假錯
學長說像是VIA*.S.*_Array的假錯即使假錯表上有說可以忽略
之前經驗工程師還是要求不得有這個錯誤
這是我解完之後剩下的錯誤
http://imgur.com/v7Cjalg.jpg
雖然都是能在DRC假錯表上找到可以忽略的
但擔心會有之前學長的問題
想請問大家有哪些是即使假錯表上有的
但還是建議解掉比較好的錯誤嗎?
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( ・ ・ ) 百變怪 !
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