[問題] D Flip Flop

[was336789 (Howard)]

大家好，我有一個D type flip flop的問題想請教各位，我在設計一個d flip flop，這
個d flip flop之後會用在frequency divider，但在我在模擬d flip flop時，輸出Q的訊
號並不是很理想，是否是因為這樣才導致我用在frequency divider上得不到f/2? 如果是
因為這樣，要如何改善這個問題? 謝謝各位。
http://i.imgur.com/NXXspWl.jpg
http://i.imgur.com/kOsJew9.jpg
http://i.imgur.com/3gF3SV9.jpg



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推 jfsu: 你這是postivie trigger的D-FF嗎?為何CLK變low, data會變?
推 jfsu: sorry...錯了...negative-edge trigger
→ jfsu: Data變化, D也變化?...這怪怪的喔，CLK沒變化，Q應該要不變
→ mhdark9317: 因為你這是latch 不是DFF DFF是由兩個latch組成的
→ was336789: 感謝m大提醒，我重新接兩個latch，輸出就符合DFF的真
→ was336789: 值表了