[問題] HSPICE模擬CLK jitter

[lin089170 (無奈)]

各位大大晚安

小弟今天在模擬一個 clock buffer的jitter

方法是用長時間的transient noise，最後用Waveview的eye diagram疊起來

但是我突然發現我打的sinusoidal ideal voltage source本身就有jitter了

各位大大晚安

小弟今天在模擬一個clock buffer的jitter

方法是用長時間的transient noise，最後用Waveview的eye diagram疊起來

因為考慮到低頻的noise所以才要跑很長。


但是突然發現我打的sinusoidal ideal voltage source本身就有jitter

試過把全部電路都拿掉，關掉trannoise，只測voltage source那行code，

在Waveview還是有jitter存在

spice code如下：
「
.option post accurate=1 runlvl=6
VDD VDD VSS 1.2
VSS VSS gnd 0

Vip Vip VSS SIN 0.6 0.125 400e6 0 0 0
Vin Vin VSS SIN 0.6 0.125 400e6 0 0 180

.tran 10f '10u'
」

這是我做出來的eye diagram跟histogram

http://imgur.com/VMbctbA

http://imgur.com/QwYLgFi


是我的模擬方式有問題嗎？有請高手指教，謝謝！


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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 36.234.14.54
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推 tony9211: 如果不跑trannoise 那sin波還會有jitter嗎？
→ lin089170: 回1樓：有的，這才是我納悶的點QQ
※ 編輯: lin089170 (36.234.14.54), 06/23/2017 09:54:02
推 wxes60711: 看起來比較像resolution問題
→ Baneling: waveview的calculator不太準，直接print出來用matlab算
→ Baneling: 吧
推 zadarler: 下delmax看看
→ lin089170: 應該是波型resolution的問題，今天下delmax option有
→ lin089170: 比較合理了，感謝W大B大還有Z大！