[問題]ISE post-route的一些問題

[zzztrees (正面上我啊)]

各為大大們好

小弟自學verilog一小段時間了

但也就在behavior上跑跑模擬 看看自己的邏輯有沒有錯誤

最近試著使用ISE post-route的功能 想看看加上延遲之後結果會是怎麼樣
但是跑完post-route後 發現只有最上層的輸入跟輸出是我命名的名稱
底下很多名稱都被改掉了 想看的訊號線都不知道跑到哪裡去了
想問是否有可以保留自己想看的訊號線名稱的方法?
目前想到的只有將想看的訊號拉出來的方法而以

另外

還想請問有關這段程式碼的一些問題

always@(posedge CLK)
  if(C)
    cnt <= 24;
  else if(B)
    cnt <= cnt + 1;
assign A = (cnt == 31);
assign C = (~RSTN) | A;


在跑behavior模擬的時候 cnt初始值是24
但是經過post-route模擬後 cnt的初始值就變成0
要算到31之後才能初始為24

思考很久 不覺得哪裡有問題

懇請各為大大為小弟我解答

非常感謝<(_ _)>





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※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1501507062.A.9EF.html
推 amistad: 直接拉ISE 的範例出來看就好。 behavior OK ，不代表ISE
→ amistad: 看得懂你要做什麼電路。
→ hsnuyi: ... 數位電路有所謂的reset, google reset
→ hsnuyi: 你現在跟不會做電路差不多 不要當C寫
→ zzztrees: A大 範例是指書上所附的光碟嗎 還是...?
→ zzztrees: H大 我好像有點懂你的意思了 可否再問一個問題
→ zzztrees: 是否會有像我那樣初始不設為0的情況?
→ hsucheng: 會，因為你沒有rst，基本上dff都要rst一個初值
→ zzztrees: 回樓上  我有設rst啊@@
→ hsucheng: always@(posedge clk or negedge RSTN)
→ hsucheng: if(~rst) cnt <= 0 else (你的電路)
→ hsucheng: 問題應該出在你assian A那段，cnt要等於31A才為1，你C才
→ hsucheng: 有值
推 amistad: plz google it "xilinx language template"
→ zzztrees: 非常感謝<(_ _)>