→ Leadgen: 敲2下，不會花你很多時間。而且不會出現奇怪的問題。 10/20 19:19
推 mmonkeyboyy: 一樓到也不是 這個東西是sync設計當出現的問題之一 10/20 20:37
→ mmonkeyboyy: 這個cross clock domain design (應該是這個名字) 10/20 20:38
推 mmonkeyboyy: 或是clock domain crossing 應該google 有很多 10/20 20:40
推 bakerly: 不敲兩級s會有metastable問題，但有metastable問題不代表 10/20 21:52
→ bakerly: 一定會死，enable從0變1時保證condiction都是0的確是一 10/20 21:52
→ bakerly: 種解法，但要注意的是enable從1變0 一樣有metastable問題 10/20 21:52
→ bakerly: ，這時state有可能會有短暫暫態，這個暫態會不會讓你的電 10/20 21:52
→ bakerly: 路掛掉你就要自已確認了。 10/20 21:52
推 ericute: 請問原po與b大，如果enable第一T抓到unknown，state不就 10/21 09:19
→ ericute: 會錯了嗎？為什麼還能確認是在00這個state呢，謝謝 10/21 09:19
→ ericute: 我想法是跟condition有無成立應該沒關係，可能還是有機 10/21 09:22
→ ericute: 會fail 10/21 09:22
推 bakerly: 如果enable 0的夠久，state 已經歸0，在enable變1時condu 10/21 10:46
→ bakerly: ction 也全為0的條件下， 這電路state的din在enable rise 10/21 10:46
→ bakerly: 的前後會一直維持在0，這時跟本不會有setup hold 的問題 10/21 10:46
→ bakerly: ，會出現unknow一定是前題沒被滿足。 10/21 10:46
推 ericute: 謝謝b大，了解沒注意到enable一開始會很長一段0。題外， 10/21 11:47
→ ericute: 若enable在一段0後，接著不是long pusle的話，是否就不 10/21 11:47
→ ericute: 適用原po說的第二種情形呢，還是得syn過，感謝 10/21 11:47
推 bakerly: 這電路state歸0只有靠enable為0來達成，但enable和state 10/21 14:20
→ bakerly: 非同步，所以enable falling時的確有可能造成state unkno 10/21 14:20
→ bakerly: w而向後擴散導致電路失敗，這和enable是不是long plus 沒 10/21 14:20
→ bakerly: 關係，再長的puls還是可能會死。 10/21 14:20
→ kuoll: 我是原po 謝謝b大詳細解釋 10/21 21:48
推 mmonkeyboyy: 這如果沒有實驗純跑模擬應該有的會給過 10/22 10:03
→ mmonkeyboyy: 但你真正實作下去會有點問題 這個現代tool會給warn 10/22 10:03
→ mmonkeyboyy: ing 才是 10/22 10:03
→ ahoyhoy: 完全不會toggle的有時候就直接拉 10/23 17:59
→ ahoyhoy: 一般還是會砍個二級sync一下 10/23 17:59