[問題] Mixed Signal EDA cloud LVS

[LockingWei (維)]

各位前輩
小弟在近期跑混訊Design flow遇到有點障礙

在使用SOCE呼叫Hard macro lef後 同時也執行數位擺放繞線
驗證後也沒有問題才轉出gds
而在LVS時我這個apr完的gds應該要跟哪個netlist做compare
之前一直用RTL合出來的GateLevel做compare
但才想到apr有做optimize 跟 CTS

想請問各路前輩我應該拿哪一個netlist做LVS

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推 ptta: 先跑formal check,確定post apr 沒改到你的功能
→ ptta: 然後拿post Apr(soce)產生的layout , netlist做LVS
→ LockingWei: 謝謝p大回覆 所以是說soce後產生的gds會跟也是soce
→ LockingWei:  產生的netlist做比較嗎
推 ptta: 4的。不然塞了一堆clk buffer，跟原來netlist比，一定過不了
→ LockingWei: 謝謝p大 最後再問一下 netlist是直接從SOCE 裡面tool
→ LockingWei: 可以轉出netlist嗎？前面p大提到的 formal check也是
→ LockingWei: 在SOCE裡面可以做到嗎？