[問題] virtuoso轉出CDL(spice Netlist)出現問題

[bridgepons (花貴賓)]

  我想自己畫一個電路圖,然後在virtuoso裡面依據我畫出的電路圖,來畫IC Layout
  我已經伺服器裡面放置了想關tf drf drc的檔案,就欠一章電路圖~~
  所以我使用cadence裡面的composer-schematic 這個功能來畫電路~
  我使用symbol是virtuoso裡面的analogLib叫出來的~~
  後來我畫完有check and save , 接著要Export 出 CDL
  但出現failed.....後來我查詢了一下
  出現底下錯誤:

  Running Artist Hierarchical Netlisting ...
  ERROR: Netlister: unable to descend into any of the views defined in the view
  list: "auCdl schematic" for instance I10 in cell layout_example.
  Either add one of these views to: Library: analogLib Cell: dummy or modify
  the view list to contain an existing view.
  End netlisting Dec  3 10:48:55 2017
  ERROR (OSSHNL): Error(s) found during netlisting. The netlist may be corrupt
  or may not be produced at all.
  To generate correct netlist, fix the errors and re-netlist.


  啊~~可是我的電路圖沒使用I10的元件啊~~~
  PTT 電子電機版的版友...誰可以幫幫我啊~~
  謝謝 ~~~~~

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推 andymust: 放個圖上來看看
怎樣的圖...畫的電路圖嗎? 還沒有Layout圖喔~
https://i.imgur.com/cebEpcE.png
※ 編輯: bridgepons (110.50.163.166), 12/03/2017 12:33:23
※ 編輯: bridgepons (110.50.163.166), 12/03/2017 12:41:56
推 andymust: 你vdd gnd 是用I/O Pin設定?
→ andymust: 因為vdd gnd 在analoglib 有symbol可以叫進來
推 andymust: M4的w按Q重新設定一下應該就可以了 抱歉 剛剛沒仔細看
→ andymust: 還有M3也要 看能否解決問題
andymust大,我改了M4和M3的W值 改成10u 後面沒有標點符號是嗎?
可是還是不能export出CDL啊~~~
※ 編輯: bridgepons (110.50.163.166), 12/03/2017 13:08:35
推 andymust: 是的 像你其他的mos就沒有小數點 像是8u那顆
不行耶...我之前有試畫簡單的反相器的電路圖...裡面的W就有小數位~~
可以輸出spice...
還是要設定模擬的參數...可是我只要畫IC Layout需要嗎??
謝謝~
※ 編輯: bridgepons (110.50.163.166), 12/03/2017 13:54:57
推 andymust: 不用模擬啦 重點是spice沒有轉成功
推 andymust: nch pch 是台積的製程吧 好像不是在analoglib底下的
推 k200630901: 可以查看si.log,應該會跟你說 那邊出錯
推 a5719572: 就我..看到的錯誤 vdd gnd可以用analog lib裡面的symbol
→ a5719572: 叫出,然後交叉比對是不是軟體與授權的問題 先轉一個簡
→ a5719572: 單的電路 例如inv看看 是你的電路接法問題轉不出來 或是
→ a5719572: 其他的錯誤 導致結果err，還有 M3 M4 body端別這樣接
         謝謝樓上der....那我將M3 M4 的body端個別往上啦~~好了..
                        vdd gnd我再單獨叫symbol出來好惹~~
※ 編輯: bridgepons (220.133.143.211), 12/07/2017 19:58:56