[問題] 電路合成後模擬問題

[hinoapple (只是個男孩)]

小弟剛接觸合成這塊

合成時有timing violation的情況
https://i.imgur.com/F15fjFk.jpg
https://i.imgur.com/sIuzw1k.jpg

https://i.imgur.com/Ify3NLQ.jpg

合成前的波形是這樣

但合成後有unknown訊號

https://i.imgur.com/tmdm6mU.jpg


A友跟我說應該是hold time violation的問題

模擬上的限制導致無法出現實際的電路結果

因為前幾個訊號還有出來

所以要寫一段code丟到tb中或是用ncverilog的指令去解決unknown訊號

但合成出來的檔案應該沒有問題


B友是跟我說 應該是我電路上的設計就有問題

導致合成有錯誤的狀況

想請問版上大大的看法



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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.83.126.246
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※ 編輯: hinoapple (111.83.126.246), 01/19/2018 00:05:45
→ mmonkeyboyy: 要交作業了是嗎....
→ mmonkeyboyy: pwm.....理論上   這種東西不會有holld time 問題
→ mmonkeyboyy: 除非你那兩個之間長到嚇死人  但也很難
※ 編輯: hinoapple (111.83.126.246), 01/19/2018 00:23:14
→ mmonkeyboyy: 你把 signal +delay 去掉 path delay
→ mmonkeyboyy: 這樣就可以知道1想法是不是成立
→ mmonkeyboyy: 合成後unknown去看clock 如果你signal沒送錯的話
→ hsucheng: 我猜是behavior跟postroute的period沒改
推 mmonkeyboyy: 樓上是這樣的情況沒錯
→ mmonkeyboyy: 應該說這個方向猜想沒錯  不過真的是問神了XD
※ 編輯: hinoapple (111.83.126.246), 01/19/2018 02:05:55