Re: [問題] 電路合成後模擬問題

[wildwolf (可愛的哲哲)]

※ 引述《hinoapple (只是個男孩)》之銘言：
: 小弟剛接觸合成這塊
: 合成時有timing violation的情況
: https://i.imgur.com/F15fjFk.jpg

  實在是看到搖頭，SDF檔案沒有加入gate-level 模擬中，
  你的hold time變成 0.5ns 你知道嗎?
  一般如果有正確把 SDF檔案加入 gate-level 模擬, hold time 只需要約 0.05ns

: https://i.imgur.com/sIuzw1k.jpg

  寫SDC檔案的時候, clk_ref 還是 ref_clk 自己統一一下好嗎?

: https://i.imgur.com/Ify3NLQ.jpg
: 合成前的波形是這樣
: 但合成後有unknown訊號
: https://i.imgur.com/tmdm6mU.jpg

  同第一點說明，你知道你的hold time變成 0.5ns嗎？ 能通過才有鬼。

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推 mentchin: 大神出現
推 mmonkeyboyy: 哇靠  大哥你看得真仔細
→ mmonkeyboyy: 咦不對 他本來沒有加命令列只有波形啊@_@~
推 hinoapple: 感謝大神救了愚笨的學生
→ hinoapple: mmonkeyboyy大大 昨天不知道為什麼命令列被吃掉了沒發
→ hinoapple: 出去
→ eamansf96xs: 希望版上多一點這種教學  初學者受益良多
→ mmonkeyboyy: 樓上  其實 這還是主要是問問題的人也要有些基礎
→ mmonkeyboyy: 要不真的是問神了@_@  網上討論有時很難了解問題全貌
推 Baneling: 因為哲哲不是普通人...