[問題] Verilog semi 顯示異常

小弟初學Verilog HDL

版本是ISE14.7 OS:windows10 64bit

有照教學安裝成功，過程也沒有任何問題

但是不曉得為什麼跑semi的時候結果只有z跟x兩個狀態

我是有先用書中的範例來寫，RTLschematic也沒有問題，但沒辦法成功semi

後來照這個教學照表操課

https://www.youtube.com/watch?v=6OpWsUTq23E

RTL Code
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module Try001(a,b,o1,o2,o3,o4,o5,o6,o7);
input a,b;
output o1,o2,o3,o4,o5,o6,o7;

assign o1=a&b;     //and
assign o2=a|b;     //or
assign o3=~b;      //not
assign o4=~(a&b);  //nand
assign o5=~(a|b);  //nor
assign o6=a^b;     //xor
assign o7=~(a^b);  //xnor

endmodule
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還是semi失敗，input value = z , output value = x

請問有什麼設定不對，還是win10 跑ISE14.7 的ISim要額外安裝新版本?

或換成Vivado比較好?

補充 : 已經有設定Test Fixture 從00 到 11了

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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.73.75.67
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1526793243.A.98F.html
推 eamansf96xs: 給初值
是在ISim下 Value內給Force constant 還是設定default?
影片內容看起來用assign就可以正確semi了
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歹勢 已經解決了 Semi的時候點到Test bench，所以沒有run對 剛剛才想到可能選錯
※ 編輯: ghost008 (42.73.75.67), 05/20/2018 15:47:30
推 mmonkeyboyy: 別再學 ISE了
推 eamansf96xs: 改學vivado真的會比較好一點
→ eamansf96xs: ise也是可啦  沒有說不好
推 mmonkeyboyy: ....囧> 那個  因為你沒用到那裡好那裡不好
→ mmonkeyboyy: 等你用到了就知道了~
推 BellCranell: CIC也都用vivado了
推 mmonkeyboyy: 全世界都在改了啊XD  有很多本質上的不同改進很多
→ mmonkeyboyy: 另一家大家都是往PRIME走  現在就是只差舊硬體要維護
→ mmonkeyboyy: 所以才會有還在用舊的東西
我有vivado啦 只是剛入門配合開發版想要用便宜的SP6而且網路資源比較多
所以用ISE練習語法跟架構，而且vivado搭入門的basys3有點貴......

另外想請教，假設想練習CIC的題目(有範例碼的)找的到嗎?
※ 編輯: ghost008 (123.110.178.209), 05/22/2018 22:54:55
推 mmonkeyboyy: pynq 一片79usd.....很貴嗎?
→ mmonkeyboyy: 沒有....這個要問有用CIC的人