[問題] FPGA timeQuest 與 .sdc 檔

[hirofumisyo (Ami)]

各位版友好，

小弟最近因工作需要開始接觸了FPGA，

寫完的code在跑rtl simulation時沒問題，

可是在跑gate level simulation時就會出現問題，

然後每次在compile完後發現在TimeQuest那總是紅字，

上網找了一下是要用.sdc file來做限制，

因此想請問版友能推薦好用的網站或是書籍相關於這類問題的解決方法，

感謝

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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.164.47.99
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1528252605.A.0F8.html
推 mmonkeyboyy: 那家? tool?
我是用altera的timeQuest analyzer
→ mmonkeyboyy: x 家應該是xdc 別家如果是 接過去跑後端 那你是用S
→ mmonkeyboyy: 那要看的是S的文件  就設定一些基本timing
→ mmonkeyboyy: 沒有就是會用內設值 一般都很鬼的XD
※ 編輯: hirofumisyo (1.164.47.99), 06/06/2018 14:34:25
推 mmonkeyboyy: q_q 好久沒用這東西了 基本上就是跟synopsys  用法一
→ mmonkeyboyy: 樣的  就是要設一堆timing 要求  像hold setup
→ mmonkeyboyy: false path