[請益] fpga timing constraints .sdc 範例

[escorpion (職人的道路)]

各位版友好，

最近在學習如何下timing constraints,

參考的網路文章是timequest user guide,

初步了解了一些基本的指令以及用語。

但對於如何實際用在一個檔案還是有點不知該如何下手，

想請問有沒有人有一個完整的verilog範例跟sdc檔案，

可讓小弟跟著練習呢？

感謝。

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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 180.217.136.49
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1528973449.A.EBF.html
推 eamansf96xs: 也想知道+1
推 mmonkeyboyy: https://tinyurl.com/ycmlmzpr
→ mmonkeyboyy: 最後幾頁不就是了?
這比較像是指令集啊……
※ 編輯: escorpion (1.163.69.124), 06/15/2018 12:25:09
推 mmonkeyboyy: ....如果你這麼認為...那我也沒辦法了
→ mmonkeyboyy: 囧>