[問題] SR latch

[suspect1 ()]

板上的大大可以解釋一下這個考題的意思嗎？

a SR latch implemented with 2 Nand gates

(1)changes in 2 outputs always take place with time difference of a gate

delay ? (True or False)

(2)It takes shorter time to set Q to 1 than reset Q to 0 (True or False)

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※ 編輯: suspect1 (114.44.79.103), 06/21/2018 22:06:04
※ suspect1:轉錄至看板 Grad-ProbAsk                                06/21 22:06
推 nova06091: 1 true 2 false
→ suspect1: 可以講解一下嗎？
→ r901042004: 首先SR-latch只會有一個output為1，或是都為0
→ r901042004: 所以(1)兩個output同時改變只有(1,0)<->(0,1)的可能
→ r901042004: 想想看output這樣改變時，是否每一種可能都會造成
→ r901042004: 其中一個gate先改變，接著才讓另一個gate改變
→ r901042004: (time difference)
→ r901042004: (2)也是一樣的意思，想想看set和reset時，哪個gate
→ r901042004: 先改變，它的output就會比較快出來
→ corydoras09: SR LARCH有兩種架構，真值表不太一樣
※ 編輯: suspect1 (42.72.109.177), 06/22/2018 13:58:57
→ suspect1: 題目有說是用Nand Gate
推 Archer55b6: 在考propagation delay吧 我看是true true
→ suspect1: 樓上是對的