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各位大大好, 在使用ncverilog做模擬的時候可以下幾個指令 notimingcheck : Don't execute timing check delay_mode zero : zero delay 想請問在使用上這兩個會有什麼差別嗎? 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.24.117.52 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1531058232.A.389.html
bakerly: 這兩個是不一樣的東西,以dff為例,zero delay是讓dly歸0 07/09 09:48
bakerly: ,clk edge一來d就傳到q,中間沒dly。 no timing check 07/09 09:48
bakerly: 是不作timing check。d和clk的關係不符合setup/hold tomi 07/09 09:48
bakerly: ng時也不會讓q輸出unknow。前者一時不知道有什麼例子,後 07/09 09:48
bakerly: 者常用在確認function不管timing時先關掉timing chec看fu 07/09 09:48
bakerly: nction對不對。 07/09 09:48
mmonkeyboyy: Zero delay 用在把#5 這種語法忽略 design 時用 可以 07/09 18:15
mmonkeyboyy: 看功能 07/09 18:15
mmonkeyboyy: No timing check 用在如 gate level 你不想跑dynamic 07/09 18:17
mmonkeyboyy: timing (浪費時間)用 07/09 18:17
tentimes: 好的 謝謝兩位的解說 07/10 01:06