[請益] opa大信號輸出問題請益

[iorl60405 ()]

各位好
最近專題碰到一點問題，想上來請教各位大大
小弟利用cadence tsmc0.18um的製程，設計一個two-stage CMOS op
要量測大信號輸出信號時，碰到falling的時候，會有反彈的情況
想請問各位大大，能夠怎麼改善呢?

圖如下
1.diagram
https://imgur.com/CjPs7fR.jpg
2.大信號
https://imgur.com/AypygLs.jpg
3.falling
https://imgur.com/UwTpM0S.jpg

謝謝各位。

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※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1533871444.A.848.html
→ samm3320: 那不是反彈，那是你的op開始正常運作
恩恩，但是想要讓信號能夠平滑一點，不知道可以怎麼做呢?謝謝
推 kk123: 看看 m2 gate 電壓， 輸入級電壓的情況
請問是要做比較的用途嗎? 謝謝
→ smartbit: No feedback in your schematic?
這個圖是大概表示的，我實際在模擬的時候，有負回授。謝謝
※ 編輯: iorl60405 (122.121.107.99), 08/10/2018 22:02:00
→ samm3320: 我的意思是你的op 大概1v以上就不太能動了
→ samm3320: input pmos會關掉，要rail to rail你要換design
推 susuper: 不要接成非反相，接成反相，Output改Push/Pull