Re: [問題] design compiler

[Baneling (爆炸一哥)]

※ 引述《eamansf96xs (草爺)》之銘言：
: 想請問
: set driving cell 該怎麼設
: 以及它和set input transition
: set clock transition. 的關係
: 搞不太懂
: 麻煩有經驗的可否告知一下

看你的問法應該是連tool怎麼去算gate delay都不太清楚...

簡單的說要算一個gate的delay需要它的input transition以及output load(電容)

set driving cell是指定你的input為固定的cell

讓tool自己決定這一個gate的input transition


會這樣用通常是設計整合型IP，有其它IP會推你的IP或者I/O PAD會推你的IP

如果要用set input transition，通常是單一IP設計，設定這個條件之後

如果其他人要用你的IP就必須把輸出的transition設定好，這樣接在一起timing才會過

又或者是你量晶片的儀器本身transition就是固定的... 如果是做包含PAD的Design

有時候的確需要用到這個指令(因為要讓Tool去估算I/O PAD的delay)。


set clock transition... 也是一樣的道理，要看你的clock source是啥

如果是儀器那就看儀器規格，如果是PLL/DLL或者晶體震盪器這種hard marco

就看電路的輸出規格。

至於這個指令會有什麼影響.... 對你整條clock tree都會有影響呀

你的clock會影響timing path的skew計算，DFF的setup/hold time...等等

現在CIC我記得有開一門課，就把你抓過去幾個星期，訓練到你可以把一顆數位IC做出來

如果是學生的話就去上一上吧... 跟外面的單位比起來這價格算不貴了

花這筆錢真的比你自己瞎摸然後下線不會動要來的划算吧... XD


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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.255.15.10
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推 eamansf96xs: 感謝b大  有上過了 只是過很久有點忘了....
推 eamansf96xs: 相信這問題應該也有很多人不知道 感謝您的解答
推 mmonkeyboyy: 這幾個算是做SYSTEM一定會有的  不然下線會GG
→ mmonkeyboyy: 我只能推這篇文主的第一句話了XD
→ eamansf96xs: 這篇直接講到重點
→ eamansf96xs: 解惑一點就通
推 mmonkeyboyy: 因為他解惑了你不懂的原理  而我認為你應該懂的
→ mmonkeyboyy: 要不然正常工程師看到基準和arbitrary還不懂的話我就
→ mmonkeyboyy: 只能先跪了
→ mmonkeyboyy: 因為這個就是你問的那三個東西的最大差別和用法
推 mmonkeyboyy: 外面上課好貴的  台灣有CIC好幸福的
→ mmonkeyboyy: 這種課在很多地方都是噴掉上千美金最少