推 a1010223: 謝謝您的資訊，我會再研讀 10/17 09:42
https://escholarship.org/content/qt9q86n8b2/qt9q86n8b2.pdf
90 nm 製程的話，論文第13頁的CML DIVIDER應該可以達到你的需求
※ 引述《a1010223 (和煦人也)》之銘言：
: 各位版友好
: 目前有一個需求是兩個input 2.5GHz clock，phase差180
: 經過一個block之後，output會產生四支1.25GHz clock，兩兩差90度
: 也就是這個block需要同時除頻且製造出除頻後的四個相位
: 找遍文獻還是沒什麼進展，希望有想法的大大不吝指導！
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