[問題] Verilog inout 高阻抗 下線合成問題

[q684351852 (都是好吃的)]

大家好，小弟觀念不是很好，虛心求教：

請問verilog中宣告inout，當in的時候如果等於1'bz(高阻抗)請問這樣可以要下線合成嗎
？(fpga是可以，但下線做成ic我看cic的書說高阻抗Z的訊號會變成don’t care)還是說
需要怎麼修改呢？謝謝！

範例的程式碼如下：
module test(
inout wire IO,
inupt ctrl
);

reg a;

assign IO= ctrl？a:1'bz;

endmodule

就是說我要讀的時候把inout設成高阻抗當input，我要output的時候接到我要output的地
方，請問這樣可以下線嗎？
還是說inout要當input的時候，程式應該怎麼寫？

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※ 編輯: q684351852 (1.200.201.170), 12/21/2018 17:52:31
→ wildwolf: tri-state buffer 在自動佈局繞線的時候很難處理，
→ wildwolf: 而且你就用兩個port一個輸入，一個輸出就好了，幹嘛合併
→ wildwolf: 如果這是I/O pad，那就選用有 Bidirectional I/O pad
好的我再想想，謝謝您！
※ 編輯: q684351852 (1.200.201.170), 12/22/2018 13:41:13
※ 編輯: q684351852 (1.200.201.170), 12/22/2018 13:41:35